FPGA时序约束教程

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2019-10-22 09:55:33
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讲师介绍:西安电子科技大学信号与信息处理专业硕士,从事算法工程师工作。 随着技术的进步,FPGA的应用场景也越来越广,从以前的控制、通信等领域发展到了并行加速计算 、人工智能算法加速等领域,但无论应用千变万化,时序约束都是Fpga中最重要的环节之一,也是很多FPGA工程师的盲点。 本教程详细讲解了FPGA的各种时序约束理论,并以一个实际的Vivado工程为例,一步一步进行时序约束,最终达到时序收敛。
视频选集
(1/14)
1 建立时间 保持时间
04:32
2 时序路径 时序模型
05:55
3 IO约束
04:45
4 时钟周期约束
20:07
5 两种时序例外
20:23
6 xdc约束优先级
04:16
7 实战篇之梳理时钟树
04:45
8 实战篇之主时钟约束
03:41
9 实战篇之衍生时钟约束
04:15
10 实战篇之延迟约束
03:53
11 实战篇之伪路径约束
03:18
12 实战篇之多周期路径约束
06:50
13 Vivado时序约束辅助工具
02:16
14 Tcl命令的对象及属性
06:12
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