Digilent Basys 3系列-组合逻辑电路实验-18 4位七段数码管显示实验
Digilent Basys 3系列-组合逻辑电路实验-17 七段数码管显示实验
Digilent Basys 3系列-组合逻辑电路实验-09 全加器设计
Digilent Basys 3系列-组合逻辑电路实验-14 二位比较器
Digilent Basys 3系列-组合逻辑电路实验-02 4输入逻辑门设计实验
Digilent Basys 3系列-组合逻辑电路实验-05 2选1多路选择器
Digilent Basys 3系列-组合逻辑电路实验-06 4选1多路选择器
Digilent Basys 3系列-组合逻辑电路实验-10 8选1数据选择器
Digilent Basys 3系列-组合逻辑电路实验-08 双4选1数据选择器设计
Digilent Basys 3系列-组合逻辑电路实验-03 利用与非门设计或门实验
Digilent Basys 3系列-组合逻辑电路实验-21 74LS148编码器实验
Digilent Basys 3系列-组合逻辑电路实验-11 4位比较器
Digilent Basys 3系列-组合逻辑电路实验-16 利用74LS138译码器的全加器设计
Digilent Basys 3系列-FPGA设计实例-02 简易数字钟设计实验
Digilent Basys 3系列-组合逻辑电路实验-20 8线-3线编码器实验
Digilent Basys 3系列-FPGA设计实例-05 HDL计数器设计实验
Digilent Basys 3系列-组合逻辑电路实验-19 带消隐的七段数码管显示实验
Digilent Basys 3系列-组合逻辑电路实验-07 4位2选1多路选择器
Digilent Basys 3系列-组合逻辑电路实验-13 8位数据比较器
Digilent Basys 3系列-FPGA设计实例-03 基于Verilog的七段数码管实验