【知乎】闩锁效应（Latch-up）详解

AcFan-AK

编辑于 2023年07月15日 22:52

闩锁效应（Latch-up）详解

Stephenjs

南京大学工学博士

在CMOS集成电路中，闩锁效应不容忽视。这篇文章将从0开始给大家介绍闩锁效应（Latch-up），以及有效抑制闩锁效应的方法。

一、背景知识

（1）双极结型晶体管（Bipolar Junction Transistor—BJT）

图1展示了典型的NPN型BJT。我们以此为例展开分析。

BJT工作时多子和少子都参与运行，因此成为双极型晶体管，BJT为三端器件，包括：基极（Base）、集电极（Collector）和发射极（Emitter）。其中集电区和基区之间有集电结，发射区和基区之间有发射结。在制造工艺上，发射区掺杂浓度最高，用于发射载流子；基区很薄，而且掺杂浓度最低，一般为几微米到几十微米，用于传送和控制载流子；集电区掺杂浓度低于发射区，且面积大，用于收集载流子。

BJT本质是电流放大器件，用很小的基极电流

，就能控制较大的集电极电流

，从而实现放大作用。BJT处于放大状态的条件：发射结正偏，集电结反偏（对于NPN和PNP都适用）。

此时载流子动态过程如下：

(i)因为发射结正偏，所以发射区向基区注入电子，形成扩散电流

。同时从基区向发射区也有空穴的扩散运动，形成电流（这是因为发射区的掺杂浓度远大于基区的掺杂浓度）。但其数量小，可忽略。所以发射极电流

（图2a）。

(ii)发射区的电子注入基区后，变成少数载流子。少部分遇到空穴复合掉，形成

。所以基极电流

。大部分到达了集电极的边缘。

(iii)因为集电极反偏，收集扩散到集电区边缘的电子，形成电流

。另外，集电结区的少子会形成漂移电流

。

（2）CMOS

CMOS是由一个PMOS和一个NMOS组成，如图3所示。

二、Latch-up原理

Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路。

Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流。

Latch-up发生的条件：

(i)当两个BJT都导通，在VDD和GND之间产生低阻抗通路;

(ii) 两个晶体管反馈回路（feedback loop）增益的乘积大于1（

）。

如图4所示，在实际的CMOS器件中，P（PMOS的Source/Drain）-N(PMOS的N well)---P(P sub); N(PMOS的N well)---P(P sub)---N(NMOS的Source/Drain )形成两个BJT。

QPNP为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的电流增益

可达数百倍；

QNPN是一侧面式的NPN BJT，基极为P substrate，基极到集电极(collector)的电流增益

可达数十倍；

Rwell是nwell的寄生电阻，其值可以到20

；Rsub是substrate电阻，其值从数百到几欧姆。

QPNP和QNPN形成npnp结构，构成可控硅（Silicon-controlled rectifier: SCR）电路。

当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。

当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，此时BJT的发射结正偏，电流反馈到另一个BJT，最终的反馈回路引起的电流需要乘以增益

，此时为SCR的触发。从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latch up由此而产生。

如果（

）满足，两个BJT将会持续产生高饱和电流，甚至在没有触发条件的时候。

三、Latch-up产生机制和抑制方法：

Latch-up产生机制

(i)输入或输出电压（I/O的信号）高于VDD电压，芯片产生大电流，导致latch-up;

(ii)ESD静电加压，可能会从保护电路中引入少量带电载流子到阱或衬底中，导致latch-up;

Latch-up抑制方法

(i) 保持低于芯片的绝对最大额定值。

(ii)使用氧化物隔离槽(oxide trench)和掩埋氧化物(buried oxide)层隔离NMOS和PMOS器件：

(iii)如果不能使用oxide trench，可以使用guard rings。多子GuardRing ： P+ Ring环绕NMOS并接GND； N+ Ring环接PMOS并接VDD。使用多子保护环可以降低Rwell和Rsub的阻值，且可以阻止多数载流子到基极。少子GuardRing ：制作在N阱中的N+ Ring环绕NMOS并接VDD; P+ Ring环绕PMOS并接GND。使用少子保护环可以减少因为少子注入到阱或衬底引发的闩锁。

（iv）减小正反馈环路的增益。减小寄生晶体管的放大倍数和Rw/Rs阻值都可以有效降低环路增益。增加阱和衬底掺杂浓度以降低Rwell和Rsub，例如，使用逆向掺杂阱。使NMOS和PMOS保持足够的间距来降低引发SCR的可能。Sub接触孔和Well接触孔应尽量靠近源区。以降低Rwell和Rsub的阻值。

参考：

https://zhuanlan.zhihu.com/p/28131813

https://zhuanlan.zhihu.com/p/47002004

https://buzztech.in/latch-up-problem-in-cmos-vlsi-design/

How guardrings prevent latch-up?

https://www.edaboard.com/showthread.php?277267-how-guard-ring-prevent-latch-up

编辑于 2020-04-05 23:28

模拟电路

CMOS

数字电路