最近流完了一批数字逻辑门电路，就是常见的与非门，或非门，同或门，施密特缓冲器/反相器，收发器等等。这次的电路简单，所以实验室流了一大批。这次的确实差点把我们搞死了，虽然电路不复杂，但是一次性搞这么多，对我们设计人员的前后仿真验证，版图设计都是一个很大的挑战。

      因为是第一次做这么多，过程中有很多安排不合理，走了些许弯路，但是最终都是挺好的，学到了很多。比如刚开始的封装类型没定好，所以导致我们版图摆放PAD的时候，出现了一次返工。还有就是输入级的二级esd保护问题，一直在纠结二级esd保护需不需要的问题，也出现了返工。还有输入保护电路的电阻类型，因为考虑到击穿的问题，对于输入级电阻类型的选择，也做了很多调整。最后一个是最大的一个问题，就是本文要阐述的输出级漏电保护结构，其实我也不知道这个结构是不是叫这种名字，我自己是这样称呼。因为我们考虑的就是芯片关掉情况的漏电问题。这个结构真的完美的阻隔了漏电，反正我是第一次见，之前没见过，觉得挺牛的。有不对的，希望前辈们指正。

     先上图，这应该算是通用输出级了，具备逻辑门电路输出级的一般特征。也就是输出级采用pushpull（也算是一个反相器吧），为了获得大的驱动能力，通常会采用大尺寸的管子。同时NMOS和PMOS需要分成两路来驱动：这个我去查找过资料，分别驱动的好处第一是很好的避免了死区时间，第二是他能产生一种三态输出，即就是NMOS和PMOS分别为低电平和高电平，这样输出能够产生三态，如果NMOS和PMOSgate端接一起，那么他们的gate电位永远是相同的，没法产生三态。或许还有其他的好处，希望知道的人补充。       而我要重点讲述的是图中①②③这条支路的结构，第一眼看，其实很不解，这这个带有二极管的两条支路在这儿似乎没啥用，就降了一个电压而已。我当时第一印象也是这样觉得的，因为输出级p管的body都是接在经过二极管降压以后的电位上。起初已经是将这些二极管给删掉了，以为没什么用，最后在仿真Ioff这个指标的时候，才逐步发现不对劲了，没有这玩意儿二极管，他漏电，电流直接从衬底跑了。下面咱来分析一下这个过程。

逻辑门输出级

      而我要重点讲述的是图中①②③这条支路的结构，第一眼看，其实很不解，这这个带有二极管的两条支路在这儿似乎没啥用，就降了一个电压而已。我当时第一印象也是这样觉得的，因为输出级p管的body都是接在经过二极管降压以后的电位上。起初已经是将这些二极管给删掉了，以为没什么用，最后在仿真Ioff这个指标的时候，才逐步发现不对劲了，没有这玩意儿二极管，他漏电，电流直接从衬底跑了。下面咱来分析一下这个过程。

      首先说一个芯片断电的一种情况，我们的芯片很有可能是接在一个系统电路中的某一个环节中的，当该芯片断电了，但是后一级接入的负载电路或者其他的芯片，他可能是任在电的，也就说，我们的OUT端可能会有一个高电平信号反向输入进咱们的芯片的。拿支路①举例，当芯片断电，VDD=0V，输出OUT=5.5V时候，此时的MP1的gate电位也为5.5V，如果MP1的body电位直接接到VDD，那么MP1漏极到N-WELL的寄生二极管被打通，那么此时OUT的电流会顺着衬底然后流到VDD。对于①支路中的p管衬底电位同样接到VDD，这样MP1gate电位为5.5V，同样电流会顺着这条支路流向VDD，造成很大的漏电。其他的支路也可这样去分析。

     下面我贴一个mos管寄生二极管的刨面图给大家看看，以便大家能够更准确的了解这个漏电保护的原理。

mos管寄生二极管图

       如图是典型的mos工艺中，NMOS和PMOS的构造图，NMOS是直接做在P-sub上的，而PMOS是在P-sub的基础上挖了一个N-well，利用PN结形成原理，就能够很清晰看出来，对于NMOS管形成D1,D2两个衬底到漏源的反向二极管。同样的对于PMOS，也形成了N-well到漏源的反向二极管。同时在N-well到P-sub之间也会形成二极管。对于上面中说的漏电情况就是，如果OUT=5.5V，VDD=0V时，D3会被打通，如果此时的PMOS管衬底(图中最右边的N+)接到VDD，那么电流会通过D3直接流到VDD。那如果我们将PMOS的衬底接到图一中经过二极管的minus端，那么此时电流流经D3以后，再遇到一个反向的二极管，这样就不会存在漏电情况了。很完美的解决了这个问题。

      个人没见过这个结构，而且在这个结构上起初存在很多的疑惑，可能对懂得人来说这个就是个小菜菜，后续都会慢慢分析自己在设计中遇到了一些比较有趣的电路给大家，也会分享一些遇到的问题和解决方法给大家。文风和经验略显稚嫩，希望前辈指正，大家一起学习一起进步。嘻嘻嘻！！！