本题链接：
https://hdlbits.01xz.net/wiki/Exams/m2014_q4b
实现以下电路：
题目
module top_module (
input clk,
input d,
input ar, // asynchronous reset
output q);答案
module top_module (
input clk,
input d,
input ar, // asynchronous reset
output q);
always @(posedge ar or posedge clk) begin
if(ar) begin
q = 0;
end
else begin
q = d;
end
end
endmodule顺序块用关键字 begin 和 end 来表示。
顺序块中的语句是一条条执行的。当然，非阻塞赋值除外。
顺序块中每条语句的时延总是与其前面语句执行的时间相关。
参考内容：
4.4 Verilog 语句块 | 菜鸟教程：
https://www.runoob.com/w3cnote/verilog-statements-block.html