你是否曾好奇，CPU的主频是如何达到数GHz的？要实现每秒数十亿次的脉冲，例如11代i7处理器的基本频率可达2.5GHz，这远远超出了传统晶振的频率范围。通常，晶振的频率为4MHz、8MHz、16MHz等，最高也不过100到200MHz。那么，CPU是如何实现高达数GHz的主频呢？
锁相环（PLL）在这里扮演了关键角色。它能够将晶振的频率进行倍频，从而提供给CPU。例如，STM32微控制器虽然使用8MHz的晶振，但通过内部的PLL电路，可以将时钟频率提升至72MHz，实现了九倍频。
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锁相环（PLL）的工作原理
PLL是一个反馈控制电路，它通过反馈机制不断调整环路内部的振荡信号，使其频率和相位与外部输入的参考信号同步。当外部输入为时钟信号时，PLL可以作为频率合成器产生时钟信号，或者作为相位滤波器过滤输入信号的相位噪声。如果外部输入为数据流，PLL则可以作为数据时钟恢复电路，用于跟踪和恢复数据。
锁相环（PLL）的倍频过程
PLL需要一个参考频率，这可以是温补晶振、恒温晶振，甚至是卫星授时的秒脉冲，选择依据是频率的准确度。参考频率为f0，输出频率为f1。这两个频率同时输入到鉴相器中，比较相位后得到的低频信号通过低通滤波器处理，形成一个平滑的电压值，作用于压控振荡器上，形成输出频率f1，与f0同步。要实现倍频，可以将输出的f1进行N分频，得到分频后的频率f2。如果将分频器集成到压控振荡器模块中，那么f2就相当于原来的f1，即f2=f0。此时，压控振荡器的实际输出频率为f1=N×f2=N×f0，从而实现了倍频。倍频的关键在于分频后的频率f2与参考频率f0之间的相位比较。为了使PLL稳定，需要保持输入的参考频率f0与分频后的频率f2之间的相位差为一个常数。这个相位常数会使鉴相器输出不同的电压值，经过低通滤波器后作用于压控振荡器，从而改变输出频率，实现倍频。
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锁相环（PLL）的重要性
掌握锁相环（PLL）对于深入理解系统架构至关重要，有助于职业发展，晋升为项目领 导 者。虽然自学PLL可能感到复杂，但结合实际项目操作，可以更深刻地理解和掌握PLL。
为了帮助大家更好地学习PLL，我们邀请了Kevin老师为大家讲解《1节课带你掌握PLL学习重点》。感兴趣的朋友可以观看下方的视频，获取更多实用信息。
