目录00:52 主要讲模拟版图
1-Introduction to Layout Design Lecture 简介基本知识
2-Basic Drawing Layers and Circuit Failure Mechanisms Lecture 基本层次使用方法和注意事项，电路失效机理
3-Basic Circuit Devices Lecture 基本电路器件版图 MOS 电容 电阻
4-Matching Lecture 核心内容 匹配
5-Noise Lecture 核心内容 噪声
6-Floorplan and ESD Lecture 布局和ESD保护
7-Digital Layout Characteristics 简介数字集成电路的版图特点
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Lecture 1-Introduction to Layout Design Lecture02:45
芯片各部分介绍03:28
黑色部分package 中间为die,通过金线打线到网壳
版图定义了掩膜板的几何图形04:51
数字和模拟对比07:54
数字电路版图主要影响速度 降低信号延时和面积
模拟电路 影响速度和精度
流片流程Tapeout Flow14:47
将GDSII交给Foundry过程就是tapeout 18:27
Foundry会根据GDSII文件生成用于建掩模版的图纸，也需要返回给Design House再确认
光学棱镜校正OPC21:43
光刻胶和掩模版图形不完全一致，通过计算手段修改图形，经过校正的图形光刻后和预期更吻合
数字集成电路设计流程28:38
模拟集成电路设计流程35:07
晶体管参数介绍46:27
叉指finger gate截成好几段；multiplier乘数 将相同晶体管复制
IC截面51:44
1P4M 1poly 4meta；Contact接触孔；Via通孔；金属有厚度，加工出来是两道墙，侧壁存在寄生电容58:35
工艺流程01:00:08
1、生长场氧，一般0.35um以上工艺用场氧做器件隔离，0.35um以下深亚用STI浅沟槽隔离01:01:442、刻蚀场氧；3、N阱注入；4、再刻蚀场氧；5、生成栅氧；6、淀积多型硅；7、刻蚀多晶硅和氧化层；8、源漏极离子注入；N型注入NMOS，P型注入PMOS；9、做互联，生长氮化物；10、刻蚀氮化物；11、垫积金属；12、刻蚀金属
参考演示视频（加工反相器） 网页链接
加工PMOS为例演示 01:04:54
打在光刻胶的部分会发生变性，被光照过的部分被去除掉；另一种是打在光刻胶的部分变硬
晶体管版图和剖面图01:26:08
设计规则术语 01:31:02
width 宽度/长度（范围）；size 用于正方形的边长 通常用于通孔（这固定值）；距离sqacing （同层和不同层）；包裹enclosure（完全覆盖）；延出extension；交叠 overlap
图注01:34:35
物理验证01:39:06
DRC Design Rule Check 设计规则检查 ;LVS Layout Versus Schematic 版图对原理图
后仿01:43:59
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软件介绍01:48:47
Cadence Virtuoso01:50:41
IC5141启动指令 “icfb &" 后台运行 IC615以上 “virtuoso &"
新建库01:54:38
层级化管理01:57:51
Schematic操作02:00:14
Symbol生成02:06:06
ADE仿真02:09:13
Layout02:09:58
LSW02:10:36
版图快捷键02:10:55
DRC LVS PEX
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Lecture 2-Basic Drawing Layers and Circuit Failure Mechanisms
1 基本版图层次lecture2 P2 - 00:20
金属层 lecture2 P2 - 00:27
器件互联（包括晶体管，电容，电阻等），通常为铝或铜（先进工艺 90nm以下），存在寄生电容电阻，对信号不同频率成分响应的速度不一样，信号会有延时畸变
用分布式RC模型计算延时 lecture2 P2 - 04:23 1/2*RuL*CuL，其中Ru和Cu分别是单位长度寄生电阻电容
方块电阻估算寄生电阻 lecture2 P2 - 07:01
ρ是电阻率，L/W相当于看方块个数lecture2 P2 - 11:34 例如10um长2um宽的金属，有10/2=5个2*2方块电阻
例计算寄生电阻 lecture2 P2 - 12:53
drop压降问题lecture2 P2 - 14:29 用金属供电，根据压降和寄生电阻来设计线宽，防止导线因为宽度不够-电路压降太大导致供电不足的问题
寄生电容lecture2 P2 - 18:03
Plate Cap 平面电容，金属的某个表面（上或下）与其他金属表面形成的电容，可以用单位面积下的寄生电容估算 aF/um2 1e-18
Fringe Cap 边缘电容，侧表面,用单位长度估算aF/um （因为厚度固定）
例计算寄生电容-计算延时1/2RC lecture2 P2 - 27:39
计算边缘电容时1000*2是1000*2是长1000um，2个侧面
Vialecture2 P2 - 32:01
Contact和Via不同，连接基板/gate/掺杂到金属的是Contact, 连接金属和金属的是Via
有源区lecture2 P2 - 34:53
Poly多晶硅lecture2 P2 - 36:17
1、做gate；2、寄生电阻比较大，200ohm/square，充当短距信号互连线
其他层 lecture2 P2 - 38:40
TGO厚氧 3.3V(模拟)1.8V(数字)
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2 电路失效机理lecture2 P2 - 44:05
1 天线效应lecture2 P2 - 44:34
如果连接gate的金属很长，在刻蚀过程中金属会吸收等离子体，金属线上有电压，当电压超过一定阈值，会超过gate下栅氧能承受的电场强度，gate下栅氧有可能会被击穿（是在加工过程中就失效了）
解决办法1-向高层次跳线lecture2 P2 - 49:13 在临近栅的位置切开，信号通过M2桥接-每加工完一层就要把该层金属电荷导出，再加工下一层
解决办法2-加反偏二极管lecture2 P2 - 55:39 这个二极管阳极接地，阴极接M1上，如果电压太高二极管击穿，会将电荷释放掉
2 软连接lecture2 P2 - 59:12
MOS管没有加衬底连接，会连到其他衬底接触，这个距离上有IR drop，器件这块的电位上升，还可能波动，干扰器件工作
需要在MOS附近加衬底连接
DRC提示 Pick-up(收集点) lecture2 P2 - 01:03:10
3 闩锁效应 Latch-uplecture2 P2 - 01:04:24
一个NMOS一个PMOS且尺寸大，最典型例如反相器做buffer 一旦出现会导致器件烧毁
NMOS和PMOS间形成寄生结构：R1-N阱的寄生电阻；PMOS的源极，NW和P衬底构成PNP三极管；NMOS的源极，P衬底和NW构成NPN三极管；如果无电流，这两个管子未开启；
一旦衬底有电流lecture2 P2 - 01:09:47 R2上有压降，X电位上升，Q2开启；R1上也会有电流，有IRdrop，Y电位从VDD下降，Q1开启产生电流，促使R2上有电流，形成正反馈；最后电流很大，电源到地有短路电流，如果器件很大，可能会烧毁器件
解决 lecture2 P2 - 01:12:53 最主要解决方式-减小R1,R2（工艺上降低电阻率）；降低Q1,Q2放大倍数（工艺相关）
版图设计上加guardringlecture2 P2 - 01:14:16 加一圈衬底接触
NMOS用P-SUB围一圈，PMOS在NWELL中用N-SUB围一圈；除此之外还要加P+/N+ CT Metal,等间距铺开，加金属是为了让衬底有可靠的电压，让Y点电位VDD, X点电位VSS
4 电迁移 lecture2 P2 - 01:17:54
金属里电流很大出现烧断或短路失效
版图注意电流密度 lecture2 P2 - 01:21:38 金属及VIA能承受的电流密度有多大，金属要走多大电流，能不能承受这么大电流
一般越上的金属能承受的电流密度大一些，因为更厚，通常会用TOPMetal做总电源线
举例 lecture2 P2 - 01:24:57
工艺上的办法 lecture2 P2 - 01:28:05 铝上加铜；
并联 lecture2 P2 - 01:29:49 比如想画12um宽线，通过两层并联加大电流承受密度来减小线宽需求
趋肤效应 lecture2 P2 - 01:31:39 在传递高频大电流时，电流集中在金属表面，可承受电流密度下降，可以用同层并联金属线代替宽金属线
5 金属应力 Metal stresslecture2 P2 - 01:35:46
宽金属（比如电源线），各种材料之间热胀冷缩系数不一样，不停拉伸和压缩可能拉扯金属导致褶皱或断裂
解决 打slot lecture2 P2 - 01:37:49 宽金属变金属网，根据规则画
6 密度 density lecture2 P2 - 01:39:35
为了控制工艺中的一致性，化学机械抛光CMP，不同材料硬度不一样，磨的速度也不一样，软的地方会形成凹陷
解决 lecture2 P2 - 01:43:51工艺厂会提供auto fill工具自动填充金属，但会引入寄生电容，关键位置最好手动填充
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L3 Basic Circuit Devices (MOSFET, Capacitor, Resistor)
1 MOSFET lecture3 P3 - 00:28
polysilicon+active area, gate+drain+source+substrate/well
可靠连接 lecture3 P3 - 02:55 比如连接SD时 只用一个CT连M1，可以过DRC,LVS，但不可靠，因为S/D区域是通过掺杂连在一起，高阻抗，有CT的部分阻抗较低，电流集中，会影响晶体管特性；需要整个源漏区都覆盖CT，让电流尽可能均匀
绘制大W/L晶体管时 lecture3 P3 - 06:15 比如低噪声运放输入晶体管
源漏与衬底有反偏PN结，有势垒电容，源漏区域面积大，
gate太长时 lecture3 P3 - 09:10 金属线RC分布式模型 （类似低通）
电容主要是栅和衬底间寄生，电阻是栅本身poly的大电阻，信号经过gate会有畸变，比源漏寄生更严重
gate上打一排CT也不能解决 lecture3 P3 - 11:32 通常设计规则不允许在沟道上方加CT，DRC会报错
解决-finger lecture3 P3 - 13:01 举例finger=2
S变为原S的1/2, D长度不变 源寄生降低，如果S寄生比较敏感可以将S放中间（谁比较敏感把谁放中间）；
将gate用金属并联（没在沟道上加CT），每段是R/2，并联后R/4，显著降低R；如果三段R/9
finger数越多，寄生R下降越多，但S/D面积越趋近原面积
反相器版图 lecture3 P3 - 16:45 通常N+/P+注入比有源区大
TGO lecture3 P3 - 19:44 为了提供两种不同阈值的晶体管，低阈值栅较薄，高阈值栅较厚。先都长gate oxide,保留TGO以下的部分，再整体长一层薄的。
版图举例 lecture3 P3 - 24:40
2 电容 Capacitor lecture3 P3 - 29:21 两个平行金属板加绝缘介质层
绘制 lecture3 P3 - 32:100.25以上有 poly2poly电容，以下是Metal2Metal电容
MIM电容 lecture3 P3 - 35:06 TOP层上极板，TOP-1层下极板，但此时电容密度较小可能0.1ff/um2 ，很费面积，
想增大电容密度-减小绝缘层厚度 toxlecture3 P3 - 38:19 MCT,电容真正的上级板，高度可调节（同一次加工举例相同）
MOM电容 lecture3 P3 - 42:19 同层金属做成flux插指结构
影响电容精度的参数lecture3 P3 - 44:54
影响相对介电常数：氧化层损失；杂质；电容偏置状态；化学气相淀积CVD偏置；应力；温度
氧化层厚度：生长速率；大小
宽长：刻蚀；对齐
绝对值难以做精确，但相对值可以做精确
典型MIM电容版图 lecture3 P3 - 48:54 DUM_MCT为了DRC LVS识别出这是电容
3 电阻 Resistor lecture3 P3 - 51:04 同一工艺可以提供多种类型电阻
N+/P+注入两端CT引出（200ohm/square）
NW引出（1000ohm/square，NW表面在wafer表面，晶格断裂，有悬挂键，影响噪声特性）;具有钳位的NW引出（1000ohm/square）
poly引出（10-100ohm/square）
版图 lecture3 P3 - 01:00:04 RNPOLYU3-R电阻N注入POLY Un-salicide 3端器件
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L4 Matching
biasing offset precisionlecture4 P4 - 00:53
PVT process voltage temperature sensitivity工艺电压温度灵敏度
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非理想因素
1 STI Stress/LOD length of diffusion 前沟槽隔离应力lecture4 P4 - 06:21 有源区以外STI（sio2）应力会影响器件参数，比如 β = μnCoxW/L, VT阈值电压；源漏区面积越大，误差越小，甚至能影响20%gm；可以通过PEX提取，需要在设计前期就考虑
例子 lecture4 P4 - 14:59 电流镜两侧加dummy晶体管，使得active面积变大,STI远离镜像晶体管，4um dummy晶体管可以使误差降很低
2 well proximity effects WPE阱偏效应lecture4 P4 - 17:57 光刻胶刻蚀边缘有倾角，会反射到NW边缘，NW边缘衬底浓度更高，如果PMOS设在NW边缘，阈值电压会偏高，工作电流会不一样
3 Poly proximity effects PPE多晶硅临近效应
lecture4 P4 - 22:51 多晶硅刻蚀速度会受密度影响，例如左侧finger旁有一个面积gate,刻蚀起来比较慢，右边的finger刻蚀快一点length会短
4 Metal over transistor lecture4 P4 - 26:18 晶体管上方覆盖金属也会影响性能，退火工艺（去除硅中氧原子，促进完美结构）有氢气注入，但会受金属阻挡，通常晶体管沟道上方不允许有高层金属覆盖，
5 Asymmetry非对称lecture4 P4 - 29:25 单独一个晶体管自身源漏不对称，晶面时有很多空隙，在离子注入时由于隧道现象，离子顺隧道注入很深；所以通常注入时会有倾斜角度（7°夹角）原子密度相对高一点
倾斜注入导致偏差 lecture4 P4 - 33:21 被遮挡的地方因为扩散所以也有部分交叠，由于倾角，S/D与gate交叠不同
6 Gradients梯度 lecture4 P4 - 36:10 由于工艺或热梯度对工艺影响, 例如氧化层厚度中心A厚边缘B薄，A点阈值电压会高一点
7 Side etching侧边刻蚀 lecture4 P4 - 38:15 在刻蚀时会向边缘延伸一部分，gate有固定的收缩
8random mismatch随机失配 lecture4 P4 - 42:46 每一步都有不确定性
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Solutionslecture4 P4 - 45:31
1 Dummy lecture4 P4 - 45:49 原理图上不工作，应对STI应力、阱偏、多晶硅邻近效应
补充 dummy器件寄生lecture4 P4 - 01:47:12 虽然dummy器件短路，栅源短路，但源衬底PN结寄生还存在，解决方法是不用finger用multiplier
2 No metal lecture4 P4 - 52:24
解决metal over transistor 中间情况是AB都加金属，两者收到影响一样；右边是都不加金属最推荐
3 Mirror lecture4 P4 - 54:54 解决非对称问题
首先器件摆放，两个要匹配的器件电流方向要一致；
其次单个晶体管如何做的更对称-用finger和multiplier (更好因为源漏数量相等)
4 Common Axis lecture4 P4 - 01:00:45 解决梯度问题，一维梯度用共轴心，将AB两个管子都拆成M=2，然后A1 B1 B2 A2 共轴心，需要摆成插指状
抑制二维 lecture4 P4 - 01:06:35 共质心，但互连线会变复杂，常见摆放lecture4 P4 - 01:11:47
共质心输入对管画法lecture4 P4 - 01:14:05 有一部分互连线用的poly，节省一层metal
5 unite devicelecture4 P4 - 01:19:00应对侧边刻蚀，要保持固定宽长比，需要拆分成几个单元器件，通过个数的并联达到精确比例放大，而不是通过长度尺寸直接放大
6 Large sizelecture4 P4 - 01:26:04 应对随机失配，将尺寸变大，失配标准差变小；
随机失配模型 random mismatch modeling
lecture4 P4 - 01:30:35 σ=Ap/sqrt(WL), Ap是由工艺决定的固定系数
缺点lecture4 P4 - 01:32:25比如4pF大电容比0.4pF小电容失配小了，但消耗电流变大
直观晶体管举例 lecture4 P4 - 01:33:55
应用举例 lecture4 P4 - 01:36:02 代工厂说明文件会提供电容失配VS尺寸曲线，横轴为1/sqrt(W*L)
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针对电容电阻匹配 lecture4 P4 - 01:40:25 dummy器件不需要跟C1 C2完全相同（会增加版图面积），注意拐角处dummy器件画法不要连接，dummy器件也要进行电学连接，不能浮空，做短路处理，电容上下极板接在一起接在地上，最好原理图上也加上这个器件否则LVS报错
电容摆放位置 lecture4 P4 - 01:52:13 远离功率器件和应力区域
电容器件遵循原则lecture4 P4 - 01:56:07
电阻器件遵循原则lecture4 P4 - 01:58:26 匹配的器件需要离得近，常用共轴心（蛇形走位）
互连线匹配lecture4 P4 - 02:02:40 关注寄生电阻，降低阻抗，差分线需要相同阻抗
举例lecture4 P4 - 02:04:20
上面的方案信号从左到右，A器件路径更短
下面的方案到A,B距离相等
折叠共源共栅运算放大器版图布局
lecture4 P4 - 02:06:34 依次为 输入对管，尾电流源（电流镜），PMOS构成的cascode电流源，NMOS构成的cascode电流源，这两个电流源并联作为运放输出阻抗
1、晶体管级匹配
lecture4 P4 - 02:08:43
所有器件做共质心，偏置电路做中间，共轴心
下方电流镜也做共质心共轴心
每部分都做共质心+dummy器件，匹配性能好但寄生差
2、顶层lecture4 P4 - 02:12:09
顶层对称，按原理图做轴对称，偏置为中轴线，连线简单，寄生好，但对梯度变化没有抑制，伪差分结构
对比两种布局方式lecture4 P4 - 02:14:29
粗尺寸0.18um以上用晶体管级匹配（寄生问题比较小），0.18附近混合情况，关键晶体管共质心（例如输入对管），其余top-level
总结，匹配问题遵循原则
lecture4 P4 - 02:17:41
1、匹配器件近
2、电流流向一致
3、单元器件
4、器件周围用dummy器件包围
5，6、共轴心，共质心
7、互连线寄生问题
8、差分线相同
9、对称
10、尺寸要大，但会增加功耗
例：全差分比较器lecture4 P4 - 02:22:24
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L5 Noise
噪声源1 cross talk串扰lecture5 P5 - 01:11
实际上是一种电容耦合问题
假设绿色接模拟信号，蓝色接数字信号
交叠电容：0.5*20=10aF
金属到衬底电容：4*25=100aF
负载电容25fF
电容分压问题lecture5 P5 - 04:31
10aF 100AF和25fF电容并联，u为3.3V,分压后约1.3mV,这种串扰后仿可以测得
噪声源2 Near-Field EM近场电磁lecture5 P5 - 07:24
假设A传高频跳变的时钟信号，变化电场向外辐射磁场，在B中产生感生电压
噪声源3 Substrate Noise 衬底噪声lecture5 P5 - 09:56
数字电路部分的扰动通过衬底传给模拟电路部分
解决方法
1 Coaxial Shielding 同轴线屏蔽lecture5 P5 - 13:25
版图中的应用-用来屏蔽衬底噪声
lecture5 P5 - 16:16
M2下覆盖一块M1，M1接地用来屏蔽衬底噪声
基本原理：对需要保护的信号旁边插入接地金属线lecture5 P5 - 18:44 可以解决串扰和衬底噪声问题，但是对电磁耦合的问题有限
更好的屏蔽 lecture5 P5 - 21:08 环状结构接地
相同性质的信号可以放一起lecture5 P5 - 24:09
M1底层金属走信号lecture5 P5 - 25:28
用NW屏蔽衬底噪声，NW接电源，NW和Psub是反偏PN结，高阻
2、Guard ring 保护环lecture5 P5 - 26:50
P guardring接地，噪声流向GR-解决衬底噪声
PGR-NGR-PGR三圈结构lecture5 P5 - 31:23
P+吸收噪声，NW和P+是反偏PN结高阻相当于一道墙，再P+
PGR-DNW-PGRlecture5 P5 - 36:07
如果内部是analog外部是digtal，则内部P要接AVSS外部接DVSS，地要分开，否则相当于两个P环短路，PN结被短路
PGR版图lecture5 P5 - 43:03
一圈active覆盖一圈P+，再均匀覆盖CT+M1，M1接地
PGR-NGR-PGR三圈结构版图lecture5 P5 - 43:56
NW是环状结构
PGR-DNW-PGR版图lecture5 P5 - 44:56
DNW要求比较宽
3、差分线（设计手段） lecture5 P5 - 49:56
4、去除电源上的噪声 去耦电容lecture5 P5 - 52:06
频率越高，电容阻抗越低，滤波作用
可以用线的寄生充当去耦电容
考虑密勒效应lecture5 P5 - 55:35
源漏寄生电容，折算到vin对地电容是(1-A)Cp,A放大倍数一般为负，相当于增大前级负载
左图GB交叠较多，CGB>CAG
所以不希望CGB为栅漏电容，B设为源极
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L6 Floorplan和ESD
floorplan 布局规划 lecture6 P6 - 00:15
1、信号流向lecture6 P6 - 01:00
子模块周围的连线
重点考虑反馈网络
降低输入输出，级与级间的串扰
公共信号线可能会穿过模块
时钟线，参考线
2、电源布局lecture6 P6 - 06:35
用哪层金属供电，通常用上层金属供电
3、NW摆放lecture6 P6 - 08:37
版图很紧凑，well布局，把PMOS放在同一个NW里
例：流水线ADC版图布局lecture6 P6 - 13:15
很多级级联
1、紧凑布局
2、关键信号布线
3、寄生效应
1 U型布局 lecture6 P6 - 15:44
前级要求高-前级面积较大 scale尺寸缩放
优点-布局较简单；缺点-高精度和低精度隔得太近了，后级对前级可能有干扰；时钟比较难布局
2 up-down lecture6 P6 - 19:42
避免了前后级干扰，时钟布线简单；
缩放较困难（每级高度相同）；差分较难匹配
3 left-right lecture6 P6 - 24:27
电容阵列拆开了，电容间连线复杂了
lecture6 P6 - 28:12
整个数模混合芯片系统lecture6 P6 - 29:45
1、划分功能模块（接收，发送，带宽）2、对齐Pin pad 3、电源线 4、参考线 5、时钟线 6、形状 （互补）7、信号流 8、临近效应，串扰，梯度问题，应力问题
ESD 静电保护 lecture6 P6 - 38:01
最简单的：在结点上加两个反偏PN结
正常工作时D1，D2截止 （因为正常工作时结点电压在gnd~vdd间）
有静电时lecture6 P6 - 41:51 如果结点上产生很大的电压，有可能使D1击穿，形成很大的反偏电流,瞬间释放，电压限制在Vbreak
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L7 Digital layout characteristics
设计流程lecture7 P7 - 01:14
标准单元 lecture7 P7 - 03:42
布局排放lecture7 P7 - 06:45
左边是相邻两行功能相同（gnd和gnd，vdd和vdd），右边是都是vdd上gnd下，相邻两行需要留空间出来
布线routinglecture7 P7 - 08:00
相邻两层垂直，比如M1横着走，需要竖着走的时候跳到M2
例子lecture7 P7 - 08:58
M1lecture7 P7 - 10:24
没有严格遵循必须一个方向走线原则，充分利用有拐弯
M2lecture7 P7 - 11:22
大部分竖着走，粗一点的是电源（和横着的M1一起做成网状），避免电迁移问题
