原理图，采用图形化的输入方式，模块及其信号连接简单直观，可以做为项目的顶层设计使用。

在原理图中，调用已经设计好的模块（元件符号），来搭建顶层设计；被调用元件，可以是VHDL/Verilog高级语言设计的模块，也可以是原理图设计的模块，这样的输入方式称作层次化设计。（其实就和C语言中调用写好的函数一个道理~~）

看几个简单的层次化设计：

将自己的设计，生成元件符号

将原理图的设计，生成原理图中被调用的元件符号：

将 VHDL/Verilog 的设计，生成原理图中被调用的元件符号：

注意：将 VHDL/Verilog 的设计生成元件符号时，软件要对设计文件进行语法校验，如果设计文件中有语法错误，将生成失败，并在message窗口提示语法错误信息。

Creat Symbol Files for Current File，仅对窗口打开显示的设计文件，生成元件符号，并不需要将该文件设置为工程的顶层文件。

生成的元件符号，默认保存在与工程文件相同的路径下，无需修改。

原理图设计时，添加Symbol，可以从Project文件夹中，找到自行生成的符号：

在原理图顶层设计调用后，双击元件符号，通过文件名关联，可以自动打开元件原始设计文件：

注意：设计文件的输入输出端口有变化时，元件符号需要重新生成。

被调用元件重新生成后，在顶层设计中，要进行元件符号更新：