设计下载到硬件进行验证前，需要对设计中的输入输出端口，进行管脚分配，即：配置输入输出端口到指定的CPLD/FPGA器件的IO管脚上。

在设计正确全编译之后，按照如下流程，完成管脚分配。

对于当前工程，选择与硬件芯片型号一致的器件。

我们使用DE10-Lite开发板，芯片型号为：MAX10 10M50DAF484C7G

为工程指定好器件后，进行管脚分配：

管脚分配，Pin Planner的界面如下图：

为设计的输入输出端口指定管脚编号：

使用DE10-Lite的开发板，验证半加器；

拨码开关：置入半加器所需输入信号；LED灯：用半加器输出信号驱动其亮灭；

所有端口的PIN配置后，需要注意芯片PIN的电平模式 I/O Standard；

器件有些bank的默认电平模式是2.5V，需要根据硬件电路的设计，修改为匹配的电平模式。

DE10-Lite开发板中，LED的驱动需要3.3V LVTTL电平，在I/O Standard 中下拉菜单，修改PIN的电平模式。

管脚分配好以后，在原理图的设计中，可以看到端口上有PIN的标签；

确认无误，需要对设计重新编译。

重新编译后，可以连接下载线及电路板，进行硬件验证。

注意事项：

同一个工程，对不同设计文件进行分配管脚及编译时，之前设计文件的端口及管脚分配的编号，会保留在该工程中，如果PIN编号冲突，需要手动删除。

将本设计不需要的端口信号删除即可