配置环境：

• 插件

> 语法纠错 linter - xverilog

-其实modelsim的更严一点

>语法高亮 verilog 和 teros自动

>代码片段、代码补全

- 通过verilog snippet实现

>快速例化 teros HDL

-teros HDL 生成模块markdown文件包含该模块各种信息

-copy as instence 快速生成例化

-copy as testbench 快速生成tb文件

> 帮你format格式化

-teros 也有但

-better align更好

--- 自己试了下都不好用

>查找定义 alt + f12

下载ctags

>通用插件

Increment Selection 亲测好用 善用快捷键

>信号格式 asciiflow2 画图

-暂时我用不到

>图标库

material icon theme

>模块框图-流程图

draw .io